Inversor CMOS: tabela verdade, esquemático e o layout em 3D pra girar
Resumo: segundo post da aba CI. Depois da NAND3 eu fui atrás do inversor, que é a célula mais boba do CMOS, e mesmo assim tinha coisa que eu não enxergava no papel: onde ficam os taps e por que o poli não pode encostar no well. Fiz a mesma parada de girar em 3D, agora com uma entrada só.
O inversor
Y = NOT A. Com A = 0 o pMOS de cima liga e puxa Y pro VDD, então a saída vai
pra 1. Com A = 1 liga o nMOS de baixo e Y cai pro GND. Como os dois nunca ligam
juntos, parado ele não gasta corrente.
| A | série nMOS | pMOS | Y |
|---|---|---|---|
| 0 | cortado | conduz | 1 |
| 1 | conduz | cortado | 0 |
Aqui é mais fácil de ver que na NAND3: um transistor de cada lado, a mesma entrada na
gate dos dois, e os dois drenos amarrados no mesmo nó (Y).
O esquemático
Um pMOS em cima entre VDD e Y, um nMOS embaixo entre Y e GND, as duas gates
ligadas em A. É a mesma estrutura da NAND3: a rede que puxa pra cima é o dual da que
puxa pra baixo.
O layout
A célula segue o estilo da NAND3 (CMOS VLSI Design, Weste & Harris): uma tira de
difusão P em cima, dentro do N-well, e uma tira de difusão N embaixo, no P-substrate.
A diferença é que aqui só tem uma porta de poly, vertical, cruzando as duas tiras.
É ela que faz o A controlar o pMOS e o nMOS de uma vez só. Em cima fica a trilha de
Metal 1 do VDD, embaixo a do GND, e a saída Y sai pela direita, ligando os dois
drenos.
Duas coisas que eu não conseguia ver no desenho 2D:
- os taps. O de cima (N⁺) fica dentro do N-well, colado no VDD; o de baixo (P⁺) fica no P-substrate, colado no GND.
- o poly não pode encostar no well. No primeiro 3D que eu montei a barra de poly da entrada entrava um pedaço dentro do N-well, que é o tipo de coisa que o DRC reclama na hora.
O modelo pra girar
Mesma pegada da NAND3. Clica em A pra trocar a entrada e as partículas mostram por
onde a corrente anda; o slider separa as camadas; os checkboxes ligam cada uma.
Os taps N⁺ e P⁺
Essa é a célula no layout de verdade, pra comparar com o 3D. Repare que o tap N⁺ (VDD)
fica acima do pMOS e o tap P⁺ (GND) abaixo do nMOS. As fileiras de 5 contatos são os
vias M1_NWELL e M1_PSUB.
Um tap é uma região de difusão fortemente dopada, do mesmo tipo do well/substrate, feita só pra puxar o potencial do body até um rail:
- N⁺ tap contata o N-well (material N) e vai pro VDD.
- P⁺ tap contata o P-substrate (material P) e vai pro GND.
Por que precisa: o well e o substrate são fracamente dopados, então metal pousado direto vira um contato retificador (Schottky), de resistência alta. A dopagem pesada do tap dá um contato ôhmico. E ele tem que ser do mesmo tipo do que contata (N⁺ dentro do N-well, P⁺ no P-substrate); se fosse do tipo oposto, virava um diodo. Amarrar o body no rail evita o body flutuar e o latch-up.
Girando dá pra ver o resto: o N-well só existe na metade de cima, as fileiras de
contato amarram metal e difusão, e com A = 1 o caminho único desce pelo nMOS até o
GND.